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Auteurs > R > Roussanaly Victor
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Efficient verification of real time systems


Informatique / 30-11-2020
Roussanaly Victor
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Les automates temporisés sont souvent utilisés pour modéliser des systèmes en temps réel. Le problème d'accessibilité est notamment étudié puisqu'il permet de vérifier des propriétés de sûreté mais aussi de générer des contrôleurs pour réaliser une tâche. Bien que ce problème soit déjà résolu depuis plus de 25 ans et implémenté dans plusieurs outils, nous proposons des algorithmes pour accélérer ces méthodes dans des cas particuliers. Pour le problème de sureté nous proposons des méthodes basées sur des abstractions de zones temporelles, surestimant les parties accessibles. Ces abstractions sont ensuite successivement raffinées grâce à une boucle CEGAR. Pour le problème de génération de contrôleur, nous proposons des algorithmes basées sur des exploration heuristiques et A*. Nous présentons aussi des implémentations de ces algorithmes, ainsi que des résultats sur des différents exemples.

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