Les systèmes embarqués sont davantages vulnérables aux radiations avec l'utilisation de petits transistors, de faibles tension d'allimentation, etc. Les méthodes standards de tolérance aux fautes telles que la redondance par triplication (TMR) induisent des surcoûts en surface. La plupart des travaux sur l'estimation du pire temps d'exécution (WCET), nécessaire pour la guarantie des temps, ne considèrent pas de fautes ou seulement celles liées aux mémoires, le processeur supposé sans fautes, ce qui est dangereux en cas de fautes. L'ordonnancement avec réplication de tâches entraîne des surcoûts temporels et conduit au surdimensionnement. Pour pallier ces limitations, cette thèse améliore l'analyse de vulnérabilité en considérant les impacts fonctionnels et temporels pour des systèmes sous fautes, démontrant l'impact des fautes sur l'estimation du WCET sur un processeur RISC-V à base de Synthèse de Haut-Niveau (HLS). De plus, cette thèse propose des techniques de locksteps peu complexes et peu coûteuses pour la tolérance, grâce à une détection de fautes très rapide, et des mécanismes de rollback à impact temporelle minime, pour restaurer l'état correct du processeur. Enfin, une analyse de la fiabilité de programmes optimisés en considérant plusieurs entrées et niveaux d'optimisations, est proposée et utilisée pour apporter une réplication sélective d'instructions.