Depuis plusieurs décennies, la tolérance aux fautes est devenue un domaine de recherche majeur en raison du rétrécissement des transistors et de l’augmentation de la puissance des systèmes sur puce. En particulier, les défauts survenant dans les réseaux sur puce (Network-on-Chips - NoCs) de ces systèmes ont un impact significatif en raison de la grande quantité de données qui traversent les NoCs. De plus, les approches existantes de tolérance aux fautes ne peuvent pas traiter efficacement plusieurs fautes permanentes. Pour remédier à ces limitations, nous proposons la technique de brassage de bits (Bit-Shuffling - BiSu) qui réduit l’impact des fautes survenant dans le chemin de données des NoCs. Pour ce faire, l’approche proposée exploite, au moment de l’exécution, la position des défauts permanents et modifie l’ordre des bits à l’intérieur d’un flit. Notre méthode réduit, autant que possible, l’impact des fautes en les reportant sur les bits les moins significatifs, au lieu de les garder sur les bits les plus significatifs. Les résultats obtenus par des évaluations approfondies montrent que la méthode BiSu peut réduire l’impact de multiples défauts permanents, avec des coûts matériels faibles, par rapport aux approches existantes, comme le code de Hamming. Ensuite, nous proposons une approche de brassage de bits basée sur des régions (Region-based BiSu - R-BiSu) qui réduit les coûts matériels de la technique BiSu en réduisant son efficacité de tolérance aux fautes.