Même à l’ère des multicœurs, il est primordial d’améliorer la performance en contexte monocœur, étant donné l’existence de pro- grammes qui exposent des parties séquentielles non négligeables. Les performances séquentielles se sont essentiellement améliorées avec le passage à l’échelle des structures de processeurs qui permettent le parallélisme d’instructions (ILP). Cependant, les chaînes de dépendances séquentielles li- mitent considérablement la performance. La prédiction de valeurs (VP) et la prédiction d’adresse des lectures mémoire (LAP) sont deux techniques en développement qui permettent de surmonter cet obstacle en permettant l’exécution d’instructions en spéculant sur les données. Cette thèse propose des mécanismes basés sur VP et LAP qui conduisent à des améliorations de performances sensiblement plus élevées. D’abord, VP est examiné au niveau de l’ISA, ce qui fait apparaître l’impact de certaines particularités de l’ISA sur les performances. Ensuite, un nouveau prédicteur binaire (VSEP), qui permet d’exploiter certains motifs de valeurs, qui bien qu’ils soient fréquemment rencontrés, ne sont pas capturés par les modèles précédents, est introduit. VSEP améliore le speedup obtenu de 19% et, grâce à sa structure, il atténue le coût de la prédiction de va- leurs supérieures à 64 bits. Adapter cette approche pour effectuer LAP permet de prédire les adresses de 48% des lectures mémoire. Finalement, une microarchitecture qui exploite soigneusement ce mécanisme de LAP peut exécuter 32% des lectures mémoire en avance.