La conception de circuits complexes, tels que les processeurs, nécessite un prototypage itératif afin d’explorer diverses caractéristiques micro architecturales et d’obtenir des performances optimales. Ce processus repose usuellement sur l’utilisation des langages de description matérielle comme Verilog qui nécessitent beaucoup de travail et sont sujets aux erreurs. Modifier un design impose souvent une réécriture significative du code HDL, rendant la conception itérative et l’exploration de l’espace de conception fastidieuses et inefficaces, en particulier avec l’augmentation de la complexité matérielle. La synthèse de haut niveau (HLS) offre une alternative en permettant aux concepteurs de décrire le comportement des processeurs dans des langages de haut niveau comme le C/C++. Cependant, comme la HLS repose sur un ordonnancement statique, elle gère de manière conservatrice les dépendances dans le processeur, dégradant ainsi les performances en augmentant l’intervalle d’initiation (II). Ce manuscrit propose une méthodologie pour concevoir des processeurs entièrement pipelinés en HLS sans exposer les détails du pipeline dans la spécification de haut niveau. Les contributions principales incluent des techniques de multi-threading statique et dynamique, un mécanisme d’ordonnancement dynamique et une architecture multi-coeur. Ces innovations permettent un pipelining efficace, une exploration rapide de l’espace de conception ainsi qu’une exécution performante. Les designs proposés sont validées sur FPGA, démontrant leur praticité et leur performances.