Université de Rennes 1 Conception d'un processeur ultra basse consommation pour les noeuds de capteurs sans fil Design of an ultra low power processor for wireless sensor nodes IoTmicrocontrôleurlogique asynchroneFDSOIjeu d'instructionsultra basse consommation IoTmicrocontrollerasynchronous logicFDSOIinstruction setultra low power Internet des objets Thèses et écrits académiques Réseaux de capteurs (technologie) Thèses et écrits académiques Les travaux de cette thèse se concentrent sur la réduction de l'énergie consommée et l'amélioration des temps de réveil du microcontrôleur par des innovations au niveau de l'architecture, du circuit et de la gestion de l'énergie. Ces travaux proposent une architecture de microcontrôleur partitionnée entre un processeur de réveil programmable, appelé Wake Up Controller, s'occupant des tâches courantes du nœud de capteurs et un processeur principal gérant les tâches irrégulières. Le Wake Up Controller proposé dans ces travaux de thèse est un processeur RISC 16-bit dont le jeu d'instructions a été adapté pour gérer les tâches régulières du nœud, et n'exécute que du code sur interruptions. Il est implémenté en logique mixte asynchrone/synchrone. Un circuit a été fabriqué en technologie UTBB FDSOI 28nm intégrant le Wake-Up Controller. Le cœur atteint une performance de 11,9 MIPS pour 125μW de consommation moyenne en phase active et un réveil depuis le mode de veille en 55ns pour huit sources de réveil possibles. La consommation statique est d'environ 4μW pour le cœur logique asynchrone à 0,6V sans utilisation de gestion d'alimentation (power gating) et d'environ 500nW avec. This PhD work focuses on the reduction of energy consumption and wake up time reduction of a WSN node microcontroller through innovations at architectural, circuit and power management level. This work proposes a partitioned microcontroller architecture between a programmable wake up processor, named Wake Up Controller on which this work is focused, and a main processor. The first deals with the common tasks of a wireless sensor node while the second manages the irregular tasks. TheWake Up Controller proposed in this work is a 16-bit RISC processor whose instruction set has been adapted to handle regular tasks of a sensor node. It only executes code on interruptions. It is implemented in asynchronous / synchronous mixed logic to improve wake up time and energy. A circuit was fabricated in a 28nm UTBB FDSOI technology integrating the Wake Up Controller. The core reaches 11,9 MIPS for 125 μW average power consumption in active phase and wakes up from sleep mode in 55ns from eight possible interruption sources. The static power consumption is around 4μW for the asynchronous logic core at 0.6V without power gating and 500nW when gated. Electronic Thesis or DissertationText fr application/pdf1 : 9610 Kohttps://ecm.univ-rennes1.fr/nuxeo/site/esupversions/b2f2e3da-245a-4990-82f5-d7fa075d22c0 Berthier Florent 1990-10-25 FR 203601335 florentberthier117@gmail.com 2016REN1S130 http://www.theses.fr/2016REN1S130 2016-12-08 Traitement du signal et télécommunications Universite de Rennes 1thesis.degree.grantor_1 02778715X Doctorat non ouisentieysOlivierintervenant_1061585920BeignéEdithintervenant_2107944227 MATISSEecoleDoctorale_1 139007164 Universite Bretagne LoirepartenaireRecherche_1 191639044 IRISA partenaireRecherche_2 026386909 ddc:620 sentieysOlivierBeignéEdithUniversite de Rennes 1Sciences et technologie, medecine, pharmacie, odontologie, droit, economie, gestion, philosophieMATISSEÉcole doctorale Mathématiques, informatique, signal, électronique et télécommunications (Rennes)Universite Bretagne Loire Communaute des etablissements d enseignement superieur et de recherche (ComuE) IRISA ASCII PDF 9841142