Université de Rennes 1 Adaptive and intelligent memory systems Système mémoire adaptatif intelligent Systèmes multicœurs à grande échelleCache (informatique)Prélecture Cache ManagementLarge-scale multicoresprefetcher aggressiveness controlmemory systemfootprint-numberprefetch-fraction AntémémoireThèses et écrits académiques Dans cette thèse, nous nous sommes concentrés sur l'interférence aux ressources de la hiérarchie de la mémoire partagée : cache de dernier niveau et accès à la mémoire hors-puce dans le contexte des systèmes multicœurs à grande échelle. À cette fin, le premier travail a porté sur les caches de dernier niveau partagées, où le nombre d'applications partageant le cache pourrait dépasser l'associativité du cache. Pour gérer les caches dans de telles situations, notre solution évalue l'empreinte du cache des applications pour déterminer approximativement à quel point elles pourraient utiliser le cache. L'estimation quantitative de l'utilitaire de cache permet explicitement de faire respecter différentes priorités entre les applications. La seconde partie apporte une prédétection dans la gestion de la mémoire cache. En particulier, nous observons les blocs cache pré-sélectionnés pour présenter un bon comportement de réutilisation dans le contexte de caches plus grands. Notre troisième travail est axé sur l'interférence entre les demandes à la demande et les demandes de prélecture à l'accès partagé à la mémoire morte. Ce travail est basé sur deux observations fondamentales de la fraction des requêtes de prélecture générées et de sa corrélation avec l'utilité de prélecture et l'interférence causée par le prélecteur. Au total, deux observations conduisent à contrôler le flux de requêtes de prélecture entre les mémoires LLC et off-chip. In this thesis, we have focused on addressing interference at the shared memory-hierarchy resources: last level cache and off-chip memory access in the context of large-scale multicore systems. Towards this end, the first work focused on shared last level caches, where the number of applications sharing the cache could exceed the associativity of the cache. To manage caches in such situations, our solution estimates the cache footprint of applications to approximate how well they could utilize the cache. Quantitative estimate of cache utility explicitly allows enforcing different priorities across applications. The second part brings in prefetch awareness in cache management. In particular, we observe prefetched cache blocks to exhibit good reuse behavior in the context of larger caches. Our third work focuses on addressing interference between on-demand and prefetch requests at the shared off-chip memory access. This work is based on two fundamental observations of the fraction of prefetch requests generated and its correlation with prefetch usefulness and prefetcher-caused interference. Altogether, two observations lead to control the flow of prefetch requests between LLC and off-chip memory. Electronic Thesis or DissertationText en application/pdf1 : 3231 Kohttps://ecm.univ-rennes1.fr/nuxeo/site/esupversions/fc0728f4-3444-4a4d-b607-a0cc7f640474 Sridharan Aswinkumar 1989-01-15 IN 20387496X aswinsridharan@gmail.com 2016REN1S140 http://www.theses.fr/2016REN1S140 2016-12-15 Informatique Universite de Rennes 1thesis.degree.grantor_1 02778715X Doctorat non ouiSeznecAndréintervenant_1033236402 MATISSEecoleDoctorale_1 139007164 Universite Bretagne LoirepartenaireRecherche_1 191639044 INRIA-RENNES partenaireRecherche_2 133175863 IRISA partenaireRecherche_3 026386909 ddc:004 SeznecAndréUniversite de Rennes 1Sciences et technologie, medecine, pharmacie, odontologie, droit, economie, gestion, philosophieMATISSEÉcole doctorale Mathématiques, informatique, signal, électronique et télécommunications (Rennes)Universite Bretagne Loire Communaute des etablissements d enseignement superieur et de recherche (ComuE) INRIA-RENNES IRISA ASCII PDF 3308558