Université de Rennes 1 Architecture multi-coeurs et temps d'exécution au pire cas Multicore architectures and worst-case execution time systèmes temps-réelhiérarchie mémoiremulti-coeurpire-temps d'exécutionbypassanalyse statiquepartitionnement de cache real-time systemsmemory hierarchymulticoreworst-case execution timebypassstatic analysiscache partitioning Temps réel (informatique) Thèses et écrits académiques Hiérarchie de mémoire (informatique) Thèses et écrits académiques Analyse Pire Cas Thèses et écrits académiques Logiciels -- Vérification Les tâches critiques en systèmes temps-réel sont soumises à des contraintes temporelles et de correction. La validation d'un tel système repose sur l'estimation du comportement temporel au pire cas de ses tâches. Le partage de ressources, inhérent aux architectures multi-cœurs, entrave le calcul de ces estimations. Le comportement temporel d'une tâche dépend de ses rivales du fait de l'arbitrage de l'accès aux ressources ou de modifications concurrentes de leur état. Cette étude vise à l'estimation de la contribution temporelle de la hiérarchie mémoire au pire temps d'exécution de tâches critiques. Les méthodes existantes, pour caches d'instructions, sont étendues afin de supporter caches de données privés et partagés, et permettre l'analyse de hiérarchies mémoires riches. Le court-circuitage de cache est ensuite utilisé pour réduire la pression sur les caches partagés. Nous proposons à cette fin différentes heuristiques basées sur la capture de la réutilisation de blocs de cache entre différents accès mémoire. Notre seconde proposition est la politique de partitionnement Preti qui permet l'allocation d'un espace sans conflits à une tâche. Preti favorise aussi les performances de tâches non critiques concurrentes aux temps-réel dans les systèmes de criticité hybride. Critical tasks in the context of real-time systems submit to both timing and correctness constraints. Whence, the validation of a real-time system rely on the estimation of its tasks’ Worst case execution times. Resource sharing, as it occurs on multicore architectures, hinders the computation of such estimates. The timing behaviour of a task is impacted by its concurrents, whether because of resource access arbitration or concurrent modifications of a resource state. This study focuses on estimating the contribution of the memory hierarchy to tasks’ worst case execution time. Existing analysis methods, defined for instruction caches, are extended to support private and shared data caches, hence allowing for the analysis of rich memory hierarchies. Cache bypass is then used to reduce the pressure laid by concurrent tasks on shared caches levels. We propose different bypass heuristics, based on the capture of cache blocks’ reuse between memory accesses. Our second proposal is the Preti partitioning scheme which allows for the allocation to tasks of a cache space, free from inter-task conflicts. Preti offers the added benefit of providing for average-case performance to non-critical tasks concurrent to real-time ones on hybrid criticality systems. Electronic Thesis or DissertationText fr application/pdf1 : 1200 Kohttp://ecm.univ-rennes1.fr/nuxeo/site/esupversions/c970d964-ec0b-437c-a6ca-e2801147e806 Lesage Benjamin 1986-11-06 FR 171109031 27004817 maqplc+these@gmail.com 2013REN1S034 http://www.theses.fr/2013REN1S034 2013-05-21 Informatique Université de Rennes 1thesis.degree.grantor_1 02778715X Université européenne de Bretagnethesis.degree.grantor_2 139075119 Doctorat non ouiPuautIsabelleintervenant_1071169733SeznecAndréintervenant_2033236402 Mathématiques, informatique, signal, électronique et télécommunicationsecoleDoctorale_1 139007164 IRISA partenaireRecherche_1 026386909 ddc:004 PuautIsabelleSeznecAndréUniversité de Rennes 1Sciences et technologie, médecine, pharmacie, odontologie, droit, économie, gestion, philosophieUniversité européenne de BretagnePôle de recherche et d'enseignement supérieur de BretagneMathématiques, informatique, signal, électronique et télécommunicationsÉcole doctorale Mathématiques, informatique, signal, électronique et télécommunications (Rennes) IRISA ASCII PDF 1229206