Université de Rennes Time-aware reliability enhancements for safety-critical embedded systems Amélioration de la fiabilité avec dimension temporelle de systèmes embarqués critiques pour la sécurité Analyse de vulnérabilitéSystèmes temps-réelTolérance aux fautesRISC-V Vulnerability analysisReal-time systemsFault toleranceRISC-V Tolérance aux fautes (informatique) Systèmes embarqués (informatique) Analyse Pire Cas Les systèmes embarqués sont davantages vulnérables aux radiations avec l'utilisation de petits transistors, de faibles tension d'allimentation, etc. Les méthodes standards de tolérance aux fautes telles que la redondance par triplication (TMR) induisent des surcoûts en surface. La plupart des travaux sur l'estimation du pire temps d'exécution (WCET), nécessaire pour la guarantie des temps, ne considèrent pas de fautes ou seulement celles liées aux mémoires, le processeur supposé sans fautes, ce qui est dangereux en cas de fautes. L'ordonnancement avec réplication de tâches entraîne des surcoûts temporels et conduit au surdimensionnement. Pour pallier ces limitations, cette thèse améliore l'analyse de vulnérabilité en considérant les impacts fonctionnels et temporels pour des systèmes sous fautes, démontrant l'impact des fautes sur l'estimation du WCET sur un processeur RISC-V à base de Synthèse de Haut-Niveau (HLS). De plus, cette thèse propose des techniques de locksteps peu complexes et peu coûteuses pour la tolérance, grâce à une détection de fautes très rapide, et des mécanismes de rollback à impact temporelle minime, pour restaurer l'état correct du processeur. Enfin, une analyse de la fiabilité de programmes optimisés en considérant plusieurs entrées et niveaux d'optimisations, est proposée et utilisée pour apporter une réplication sélective d'instructions. Embedded systems are increasingly vulnerable to radiation due to the use of tiny transistors, low voltages, and high frequencies, etc. Common fault tolerance approaches, such as Triple Modular Redundancy (TMR), incur area overhead. Most Worst-Case Execution Time (WCET) estimations required for timing guarantees are faults-free or only mitigate memory faults, and the processing units are assumed fault-free, which is unsafe when faults occur. Task replication increases timing overheads, leading to over-dimensioning. To address these limitations, this thesis enhances vulnerability analysis with functional and timing correctness of systems under faults, showing the impact of faults on WCET estimations, using a RISC-V processor based on High-Level Synthesis (HLS). Furthermore, it proposes low-complexity, low-overhead dual-core locksteps for fault tolerance, with fast error detection and rollback mechanisms that incur near-zero timing overhead to recover the correct processor state. The analysis is further enhanced to assess the impact of compiler optimizations on reliability across multiple inputs and varying application optimization levels, and to propose selective instruction-level replication. Electronic Thesis or DissertationText en application/pdf1 : 22957 Kohttps://ged.univ-rennes1.fr/nuxeo/site/esupversions/8010ce40-890e-4599-abbb-5952180a18ad Nikiema Pegdwendé Romaric 1998-12-10 BF 296914991 nromaric384@gmail.com 2026URENS008 http://www.theses.fr/2026URENS008 2026-02-06 Informatique Université de Rennesthesis.degree.grantor_1 26693823X Doctorat non ouiKritikakouAngelikiintervenant_1233321519PillementSébastienintervenant_2096192771TraiolaMarcellointervenant_3242526373Di CarloStefanointervenant_422691612XCucuLilianaintervenant_5087109530 MATISSEecoleDoctorale_1 267602553 IRISA partenaireRecherche_1 026386909 ddc:004 KritikakouAngelikiPillementSébastienTraiolaMarcelloDi CarloStefanoCucuLilianaUniversité de RennesMATISSE IRISA ASCII PDF 23508404