Université de Rennes Synthèse de haut niveau de processeurs à jeu d'instructions High-level synthesis of instruction set processors CompilationSynthèse de haut niveauProcesseurs CompilersHigh-Level SynthesisProcessors Compilation (informatique) Microprocesseurs Synthèse de haut niveau (informatique) Cette thèse porte sur la synthèse automatique de processeurs à jeu d'instructions en utilisant la synthèse de haut niveau (HLS). En particulier, nous visons à générer automatiquement des cœurs de processeurs pipelinés in-order à partir d'une description de haut niveau en C sous la forme d'un simulateur de jeu d'instructions (ISS). Au cours de notre travail, nous avons développé un flot de conception matérielle entièrement automatisé qui permet de compiler une description algorithmique en circuit spéculatif, SpecHLS. Nous proposons un ensemble de transformations de code basées sur le pipeline spéculatif de boucles, afin de révéler des opportunités de spéculation sur le flot de contrôle et la mémoire dans du code C, et nous générons du code spéculatif synthétisable à l'aide d'une chaîne d'outils de HLS commerciale. SpecHLS est capable de gérer plusieurs spéculations entremêlées, des spéculations indépendantes dans des modules matériels découplés, ainsi que la spéculation mémoire. Notre travail aboutit à un flot de conception capable de générer plusieurs instances de processeurs RISC-V in-order à partir d'un ISS. Nous montrons que nous pouvons explorer efficacement un espace de conception avec des centaines de milliers de configurations matérielles spéculatives possibles en quelques minutes, et générer des processeurs compétitifs avec des cœurs de processeurs embarqués. This thesis focuses on automatically synthesizing instruction set processors using High-Level Synthesis (HLS). In particular, we aim at automatically generating in-order pipelined processor cores from a high-level description in C in the form of an Instruction Set Simulator (ISS). During our work, we developed a fully-automated hardware design flow that can compile an algorithmic description to speculative hardware, SpecHLS. We propose a set of source-to-source transformations that build on top of speculative loop pipelining to expose control flow and memory speculation opportunities in C code, and we generate speculation-enabled code that can be synthesized using a commercial HLS toolchain. SpecHLS can handle multiple interacting speculations, independent speculations in decoupled hardware modules, and memory speculation. Our work results in an end-to-end processor design flow capable of generating multiple instances of in-order RISC-V processors from an ISS. We show that we can efficiently explore a design space with hundreds of thousands of possible speculative hardware configurations in minutes and generate processor designs competitive with state-of-the-art embedded MCU-class cores. Electronic Thesis or DissertationText en application/pdf1 : 5842 Kohttps://ged.univ-rennes1.fr/nuxeo/site/esupversions/1802d644-3c40-493b-b8fe-513f8bcce7de Gorius Jean-Michel 1998-04-09 FR 283167246 jean-michel.gorius@protonmail.com 2024URENS068 http://www.theses.fr/2024URENS068 2024-12-20 Informatique Université de Rennesthesis.degree.grantor_1 26693823X Doctorat non ouiDerrienStevenintervenant_1069997519PuautIsabelleintervenant_2071169733DerrienStevenintervenant_1069997519PeraisArthurintervenant_519174543XRokickiSimonintervenant_6235615986JosipovićLanaintervenant_728316753XLavagnoLucianointervenant_3074283502PétrotFrédéricintervenant_4108969223 MATISSEecoleDoctorale_1 267602553 IRISA partenaireRecherche_1 026386909 ddc:004 DerrienStevenPuautIsabelleLavagnoLucianoPétrotFrédéricPeraisArthurRokickiSimonJosipovićLanaUniversité de RennesMATISSE IRISA ASCII PDF 5982622