Université de Rennes Methods for fast exploration of manycore architectures based network-on-chip with emerging technologies Méthodes pour l’exploration rapide d’architectures multicœurs basées sur les réseaux sur puce avec des technologies émergentes Réseau sur puceAnalyse de performanceLatenceThéorie des files d’attenteApplication benchmark Network on ChipPerformance AnalysisLatencyQueueing TheoryBenchmark Application Systèmes de communication sans fil Files d'attente, Théorie des Les progrès récents en matière d’intégration technologique ont permis d’étudier de nouvelles solutions pour les interconnexions sur puce, telles que les réseaux sur puce sans fil (WiNoCs). Ces opportunités offrent alors de très nombreuses configurations pour la mise en place d’un NoC performant, ce qui conduit à un vaste espace de conception qu’il est impossible d’explorer de façon exhaustive par des techniques des simulations standards. Pour répondre à ce challenge, Nous proposons un modèle analytique basé sur la théorie des files d’attente permettant évaluer la latence des interconnexions d’une architecture manycore. Nous considérons une interconnexion hybride basée sur un NoC électrique et un NoC sans fil pour les communications intra- et inter-clusters. Les résultats démontrent que le modèle proposé réduit de manière significative le temps d’exécution de la simulation jusqu’à 500× tout en maintenant une estimation des performance précise à 5 % par rapport au simulateur Noxim travaillant au niveau du cycle. De plus, nous proposons une méthode pour accélérer l’analyse des performances du NoC en utilisant le fenêtrage des traces d’application. Cette technique de fractionnement et de fusion des fenêtres améliore la précision des estimations de performance tout en réduisant la complexité des calculs. Les résultats expérimentaux confirment l’efficacité de cette méthode avec différents types de trafic, réduisant de manière significative les erreurs et améliorant le temps d’exécution. Recent advances in technology integration have introduced new on-chip interconnections, such as wireless networks on chip (WiNoCs), making the design space too vast to be efficiently explored using standard simulators that are time-consuming. We propose an analytical model based on queueing theory to evaluate the latency of manycore architecture interconnections. We consider a hybrid interconnection that uses both electrical and wireless NoCs for intra- and inter-cluster communications. The results demonstrate that the proposed model significantly reduces the simulation execution time by up to 500× while maintaining an error rate below 5% compared to the cycle-accurate Noxim simulator. Next, we propose a method to accelerate NoC performance analysis using application trace windowing. This window splitting and merging technique improves the accuracy of performance forecasts while reducing computation complexity. Experimental results confirm the effectiveness of this method with various types of traffic, significantly reducing errors and improving execution time. Electronic Thesis or DissertationText en application/pdf1 : 7372 Kohttps://ged.univ-rennes1.fr/nuxeo/site/esupversions/50c61319-ae60-40ab-8ee7-fcf6c604c051 Krayem Ibrahim 1995-07-01 LB 280095961 ibrahim.krayem@outlook.com 2024URENS008 http://www.theses.fr/2024URENS008 2024-02-29 Informatique Université de Rennesthesis.degree.grantor_1 26693823X Doctorat non ouiKillianCédricintervenant_1175648697ChilletDanielintervenant_2109182197SassatelliGillesintervenant_3069998035KillianCédricintervenant_1175648697ChilletDanielintervenant_2109182197Zaourar‎Liliaintervenant_4230168329GogniatGuyintervenant_5146656504VerdierFrançoisintervenant_616713941X MATISSEecoleDoctorale_1 267602553 IRISA partenaireRecherche_1 026386909 ddc:004 KillianCédricChilletDanielSassatelliGillesZaourar‎LiliaGogniatGuyVerdierFrançoisUniversité de RennesMATISSE IRISA ASCII PDF 7548855