Université de Rennes Automating the derivation of memory allocations for acceleration of polyhedral programs Dérivation automatique d'allocations mémoire pour l'accélération de programmes dans le modèle polyédrique Compilateurs (informatique)Mémoires (ordinateurs)Synthèse HLS CompilersMemoryHigh-Level Synthesis Ordinateurs -- Mémoires Compilateurs (logiciels) Synthèse de haut niveau (informatique) Réseaux logiques programmables par l'utilisateur À mesure que les processeurs gagnent en puissance de calcul, leurs demandes en accès mémoire s'accroissent de différentes manières : certains calculs exigent une latence faible pour des accès aléatoires, d'autres un débit important et des accès réguliers. Pour répondre à cette demande, les architectures et technologies mémoire se diversifient. Il est alors nécessaire que les programmes et les accélérateurs qui les exécutent s'adaptent pour effectuer des accès de faible latence et de haut débit; notamment, sont à adapter la suite des accès en mémoire et la disposition des données. Si ces tâches sont réalisables manuellement, leur automatisation épargne au développeur d'avoir à les rechercher. Dans cette thèse, on propose plusieurs méthodes automatisées de disposition des données pour des accélérateurs FPGA. Pour des mémoires à haut débit et haute latence d'accès, on cherche à maximiser l'utilisation de la bande passante; pour des mémoires à plus faible débit, on minimise la quantité d'accès non valorisés en préservant la contiguité. On introduit à cet effet des analyses mathématiques, des allocations de mémoires spécifiques ainsi que des transformations automatisées de programme pour obtenir des accélérateurs FPGA optimisés. As processors compute power keeps increasing, so do their demands in memory accesses: some computations will require a higher bandwidth and exhibit regular memory access patterns, others will require a lower access latency and exhibit random access patterns. To cope with all demands, memory technologies are becoming diverse. It is then necessary to adapt both programs and hardware accelerators to the memory technology they use. Notably, memory access patterns and memory layouts have to be optimized. Manual optimization can be extremely tedious and does not scale to a large number of processors and memories, where automation becomes necessary. In this Ph.D dissertation, we suggest several automated methods to derive data layouts from programs, notably for FPGA accelerators. We focus on getting the best throughput from high-latency, high-bandwidth memories and, for all kinds of memories, the lowest redundancy while preserving contiguity. To this effect, we introduce mathematical analyses to partition the data flow of a program with uniform and affine dependence patterns, propose memory layouts and automation techniques to get optimized FPGA accelerators. Electronic Thesis or DissertationText en application/pdf1 : 3262 Kohttps://ged.univ-rennes1.fr/nuxeo/site/esupversions/39a73c9b-ebad-47e3-9944-533c7f015b23 Ferry Corentin 1995-02-03 FR 280085214 corentin.ferry@free.fr 2024URENS007 http://www.theses.fr/2024URENS007 2024-02-19 Informatique Université de Rennesthesis.degree.grantor_1 26693823X Colorado state universitythesis.degree.grantor_2 034024042 Doctorat non ouiDerrienStevenintervenant_1069997519Rajopadhye‎Sanjayintervenant_2069997772Sadayappan‎Ponnuswamyintervenant_3132136163DerrienStevenintervenant_1069997519Rajopadhye‎Sanjayintervenant_2069997772CollangeCarolineintervenant_5151116776Sadayappan‎Ponnuswamyintervenant_3132136163Dinechin‎Florent deintervenant_4060154012 MATISSEecoleDoctorale_1 267602553 IRISA partenaireRecherche_1 026386909 ddc:004 DerrienStevenRajopadhye‎SanjaySadayappan‎PonnuswamyDinechin‎Florent deCollangeCarolineUniversité de RennesColorado state universityMATISSE IRISA ASCII PDF 3340345