Université de Rennes 1 Accélération matérielle pour la traduction dynamique de programmes binaires Hardware acceleration of dynamic binary translation Systèmes embarquésTraduction Dynamique de BinairesVLIWOrdonnancementAccélération matérielle Embedded SystemsDynamic Binary TranslationVLIWInstruction SchedulingHardware Acceleration Systèmes embarqués (informatique)Thèses et écrits académiques Ordonnancement (informatique)Thèses et écrits académiques Cette thèse porte sur l’utilisation de techniques d’accélération matérielle pour la conception de processeurs basés sur l’optimisation dynamique de binaires. Dans ce type de machine, les instructions du programme exécuté par le processeur sont traduites et optimisées à la volée par un outil de compilation dynamique intégré au processeur. Ce procédé permet de mieux exploiter les ressources du processeur cible, mais est délicate à exploiter car le temps de cette recompilation impacte de manière très significative l’effet global de ces optimisations. Dans cette thèse, nous montrons que l’utilisation d’accélérateurs matériels pour certaines étapes clés de cette compilation (construction de la représentation intermédiaire, ordonnancement des instructions), permet de ramener le temps de compilation à des valeurs très faible (en moyenne 6 cycles par instruction, contre plusieurs centaines dans le cas d’une mise en œuvre classique). Nous avons également montré comment ces techniques peuvent être exploitées pour offrir de meilleurs compromis performance/consommation sur certains types de noyaux de calculs. La thèse à également débouché sur la mise à disposition de la communauté de recherche du compilateur développé. This thesis is focused on the hardware acceleration of processors based on Dynamic Binary Translation. Such architectures execute binaries by translating and optimizing each instruction at run-time, thanks to a DBT toolchain embedded in the system. This process leads to a better ressource utilization but also induces execution time overheads, which affect the overall performances. During this thesis, we've shown that the use of hardware components to accelerate critical parts of the DBT process (First translation, generation of an intermediate representation and instruction scheduling) drastically reduce the compilation time (around 6 cycles to schedule one instruction, against several hundreds for a fully-software DBT). We've also demonstrated that the proposed approach enables several continuous optimizations flow, which offers better energy/performance trade-offs. Finally, the DBT toolchain is open-source and available online. Electronic Thesis or DissertationText fr application/pdf1 : 2893 Kohttps://ged.univ-rennes1.fr/nuxeo/site/esupversions/43f1a138-5255-48b2-96bd-389b71ba89d7 Rokicki Simon 1991-07-15 FR 235615986 simon.rokicki@gmail.com 2018REN1S086 http://www.theses.fr/2018REN1S086 2018-12-17 Informatique Universite de Rennes 1thesis.degree.grantor_1 02778715X Doctorat non ouiDerrienStevenintervenant_1069997519RohouErvenintervenant_2135287065 MATHSTICecoleDoctorale_1 204770424 Universite Bretagne LoirepartenaireRecherche_1 191639044 IRISA partenaireRecherche_2 026386909 ddc:004 DerrienStevenRohouErvenUniversite de Rennes 1Sciences et technologie, medecine, pharmacie, odontologie, droit, economie, gestion, philosophieMATHSTICÉcole doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes)Universite Bretagne Loire Communaute des etablissements d enseignement superieur et de recherche (ComuE) IRISA ASCII PDF 2961979